سوالات دینامیک رشته عمران
دانشگاه دولتی علمی کاربردی پیام نور تستی تشریحی کارشناسی ارشد کاردانی استخدامی رشته عمران
شرکت هایی که مدارهای مجتمع را طراحی می کنند از : () -() () ً : ( // ) / * * / (). () () () (ً ) ()
-(;) () () () () (: ) -(). (). مدل محاسباتی مانند مدلهایی نیست که در یک زبان برنامهنویسی معمولی توسعه یافتهاند: ترتیب ترتیبی عبارات نمونهسازی گیت ها در مدل هیچ اهمیتی ندارد و دنبالهای از محاسبات را دینامیک نمیکند. مدل Verilog یک مدل توصیفی است. Simple_Circuit توضیح می دهد که چه چیزهای اولیه یک مدار را تشکیل می دهند و چگونه به هم متصل می شوند. رفتار ورودی-خروجی مدار به طور ضمنی توسط توضیحات مشخص شده است زیرا رفتار هر
# -`((`) ) `⁄()
-ً (=〖〗^(-) ) = = (). = =
() () -پیشوند t_ الحاق شده با نام ماژولی که قرار است توسط برنامه آزمون، تست شود، نام گذاری دینامیک ، اما این انتخاب بر عهده طراح است. در برنامه آزمون، ورودی های مدار با کلمه کلیدی reg و خروجی ها با کلمه کلیدی wire اعلان می شوند. ماژول Simple_Circuit_ prop_delay با نام نمونه M1 نمونه سازی می شود. هر نمونه از یک ماژول باید شامل یک نام نمونه منحصر به فرد باشد. توجه داشته باشید که استفاده از برنامه آزمون مشابه آزمایش سخت افزار واقعی با اتصال ژنراتورهای سیگنال به ورودی های مدار و اتصال پروب (سیم) به خروجی مدار است. (برهمکنش بین مولدهای سیگنال ماژول محرک و ماژول مدار نمونه سازی شده در شکل 36.4 نشان داده شده است).
دانلود رایگان تست دینامیک رشته عمران pdf
ژنراتورهای سیگنال سختافزاری برای تأیید مدل HDL استفاده نمیشوند: کل دینامیک شبیهسازی با مدلهای نرمافزاری انجام میشود که بر روی یک رایانه دیجیتال تحت هدایت یک شبیهساز HDL اجرا میشوند. شکل موج سیگنالهای ورودی بهطور انتزاعی توسط عبارات Verilog که مقادیر شکل موج و انتقالها را مشخص میکنند، مدلسازی میشوند (تولید میشوند). کلمه کلیدی initial با مجموعه ای از عبارات استفاده می شود که با شروع شبیه سازی شروع به اجرا می کنند. فعالیت سیگنال مرتبط با initial پس از پایان اجرای آخرین دستور، اجرا را خاتمه می دهد. عبارات نمونه سوالات دینامیک رشته عمران معمولاً برای توصیف شکل موج در یک برنامه آزمون استفاده می-شود. مجموعه عباراتی که باید اجرا شوند عبارت بلوک نامیده می شود و شامل چندین دستور است که با کلمات کلیدی begin و end محصور شده اند. عمل مشخص شده توسط عبارات زمانی شروع می-شود که شبیه سازی شروع می شود و عبارات به ترتیب، از چپ به راست، از بالا به پایین، توسط یک شبیه ساز به منظور ارائه ورودی به مدار اجرا می شوند. در ابتدا، A,B,C=0( A، B وC هر کدام روی 1^’ b0 تنظیم می شوند، که دینامیک دهنده یک رقم دودویی با مقدار 0 است.) پس از 100 ns، ورودی ها به A,B,C=1 تغییر می-کنند. پس از 100 ns دیگر، شبیه سازی در زمان 200 ns پایان می-یابد. دومین دستور initial از وظیفه سیستم $finish برای مشخص کردن خاتمه شبیه سازی استفاده می کند. اگر قبل از یک دینامیک مقدار تأخیری وجود داشته باشد (به عنوان مثال، 100#)، شبیه ساز اجرای دستور را تا زمانی که تأخیر زمانی مشخص شده سپری شود به جزوه تحلیل دینامیکی می اندازد. نمودار زمان بندی شکل موج های حاصل از شبیه سازی در شکل 36.3 نشان داده شده است. کل شبیه سازی، شکل موج هایی را در بازه زمانی 200 ns ایجاد می کند. ورودی-های A، B وC بعد از 100 ns از 0 به 1 تغییر می کنند. خروجی E برای 10 ns اول معلوم است (که با سایه مشخص می شود)، و خروجی D برای 30 ns اول مجهول است. خروجی E از 1 به 0 در 110 ns می-رود. خروجی D از 1 به 0 در 130 ns و به 1 در 150 ns باز می گردد، درست همان طور که در جدول 3.5 پیش بینی کردیم.
عبارات بولی
معادلات بولی که منطق ترکیبی را توصیف میکنند در Verilog با یک دستور تخصیص پیوسته متشکل از تخصیص کلمه کلیدی و به دنبال آن یک عبارت بولی مشخص میشوند. برای تشخیص عملگرهای حسابی از عملگرهای منطقی، Verilog از نمادهای (&)، (/)، و (~) به ترتیب برای AND، OR و NOT (مکمل) استفاده می کند. بنابراین، برای توصیف مدار ساده شکل 35.3 با یک عبارت بولی، از دستور = (&& ) (!);
:
=++^’ =^’ +^’ ^’
–(: () جدولی، استفاده از جدول درستی است. در توضیحات UDP از جفت کلمه کلیدی endmodule… module استفاده نمی شود. در عوض، آن ها با جفت کلمه کلیدیendprimitive …primitive اعلان می شوند. بهترین راه برای نشان دادن یک اعلان UDP با استفاده از یک مثال است.
HDL مثال 5.3 یک UDP را با جدول درستی تعریف می کند. طبق قوانین کلی زیر پیش می رود:
با کلمه کلیدی primitive و به دنبال آن یک نام و لیست پورت اعلان می شود.
تنها یک خروجی می تواند وجود داشته باشد، و باید ابتدا در لیست پورت فهرست شده و با کلمه کلیدی output اعلان شود.
هر تعداد ورودی می تواند وجود داشته باشد. ترتیبی که آن ها در اعلان input فهرست می شوند باید با ترتیبی که به آن ها مقادیر در جدول زیر داده می شود مطابقت داشته باشد.
جدول درستی در میان کلمات کلیدی table و endtable محصور شده است.
مقادیر ورودی ها به ترتیب فهرست شده اند و با علامت (:) ختم می شوند. خروجی همیشه آخرین ورودی در یک ردیف است و پس از آن یک نقطه ویرگول (;) قرار می گیرد.
اعلان یک UDP با کلمه کلیدی endprimitive به پایان می رسد.
توجه داشته باشید که متغیرهای فهرست شده در بالای جدول بخشی از یک نظر دینامیک و فقط برای وضوح نشان داده می شوند. سیستم متغیرها را بر اساس ترتیبی که در اعلان ورودی فهرست شده اند شناسایی می کند. یک Primitive تعریف شده توسط کاربر را می توان در ساخت ماژول های دیگر (مدارهای دیجیتال) مثال زد، همان طور که از سیستم های Primitive استفاده می شود. مثلاً عبارت
Circuit_- with_-∪DP_- 02467(E,F,A,B,C,D)
مداری تولید می کند که سخت افزار نشان داده شده در شکل 37.3 را پیاده سازی می کند.
اگرچه Verilog HDL از این نوع توصیف فقط برای () : ً
فهرست مطالب