جزوه تحلیل ساختمان
دانشگاه پیام نور دانشگاه آزاد علمی کاربردی کاردانی کارشناسب عمران معماری رشته خلاصه کتاب جزوه تحلیل ساختمان
شبکه ای از ماتریس های سوئیچ، معماری CLB : () ً
: () () () ()، () (ً )
() //
* -؟
() × () × () × () × **× -× × *× ‐‐() ؟
*() * ؟
() ؟ ؟
() ؟ ؟
*** :
() () () *() () () () *
--ً () () ()،
/ ()
/هدایت می شوند. set/reset جهانی وجود دارد.
عناصر تأخیر داخلی تأخیر ناشی از عبور سیگنال ساعت از یک بافر جهانی قبل از رسیدن به IOB را جبران می کنند. این استراتژی شرایط نگهداری داده ها را در یک پین خارجی حذف می-کند. خروجی سه حالته یک IOB بافر خروجی را در حالت امپدانس بالا قرار می دهد. خروجی و فعال کردن خروجی را می توان معکوس کرد. نرخ حرکت بافر خروجی را می توان برای به حداقل رساندن گذراها در گذرگاه قدرت در هنگام تعویض سیگنال های غیر بحرانی کنترل کرد. پین IOB را می توان برای pull-up یا pull-down برنامه ریزی کرد تا از مصرف برق و نویز بی مورد جلوگیری شود.
دانلود رایگان خلاصه کتاب تحلیل ساختمان pdf
این دستگاهها منطقی را برای پشتیبانی از استاندارد اسکن مرزی IEEE 1149.1 (JTAG) تعبیه کردهاند. یک کنترلر درگاه دسترسی تست روی تراشه (TAP) وجود دارد و سلول های ورودی/خروجی را می توان به عنوان یک شیفت رجیستر پیکربندی کرد. تحت آزمایش، می توان دستگاه را بررسی کرد تا با ایجاد زنجیره سریالی از تمام پین های ورودی/خروجی تراشه های روی برد، اطمینان حاصل شود که همه پین های یک برد PC به درستی متصل هستند و به درستی کار می کنند. یک سیگنال کنترل سه حالته اصلی همه IOB ها را برای آزمایش برد در حالت امپدانس بالا قرار می دهد.
بهبودها
تراشه های اسپارت میتواند جزوه تحلیل ساختمان نرم تعبیهشده را در خود جای دهد و RAM دو پورت و همزمان توزیع شده روی تراشه آن ها (SelectRAM) میتواند برای پیادهسازی فایلهای رجیستری که اول وارد می شوند، اول خارج می شوند (FIFO)، شیفت رجیسترها و حافظههای اسکرچ پد استفاده شود. بلوک ها را می توان به هر عرض و عمقی آبشاری کرد و در هر نقطه ای از قطعه قرار داد، اما استفاده از آن ها CLB های موجود برای منطق را کاهش می-دهد. شکل 26.7 ساختار RAM روی تراشه را نشان میدهد که با برنامه ریزی یک جدول جستجو برای پیادهسازی یک RAM تک پورت با نوشتن همزمان و خواندن ناهمزمان شکل تحلیل ساختمان . هر CLB را می توان به عنوان یک حافظه 16 × 2 یا 32 × 1 برنامه ریزی کرد.
RAM های دو پورت در یک دستگاه اسپارتان با ساختار نشان داده شده در شکل 27.7 شبیه سازی می شوند که دارای یک پورت نوشتن (مشترک) و دو پورت خواندن ناهمزمان است. یک CLB می-تواند حافظه ای با حداکثر اندازه 16 × 1 تشکیل دهد.
Xilinx Spartan XL FPGA
تراشههای Spartan XL بهبود بیش تر تراشههای اسپارتانی هستند که سرعت و چگالی بالاتر (40000 گیت سیستم که تقریباً 6000 تای آن قابل استفاده است) و حافظه SelectRAM توزیعشده روی تراشه را ارائه میدهند. در جداول جستجوی دستگاه ها می جزوه تحلیل ساختمان 22 تابع مختلف از n ورودی را پیاده سازی کنند.
در XL این سری برای کاربردهایی در تحلیل ساختمان گرفته شده است که هزینه کم، توان کم، بسته بندی کم و هزینه آزمایش کم عوامل مهمی هستند که طراحی را محدود می کنند. دستگاه های Spartan XL، بسته به تعداد جداول جستجوی آبشاری، عملکرد سیستم تا 80 مگاهرتز را ارائه می دهند که با معرفی مسیرهای طولانی تر، عملکرد را کاهش می دهد. جدول 7.7 ویژگی های مهم دستگاه های خانواده Spartan XL را نشان می دهد.
درمعماری Spartan XL و دستگاههای جزوه تاسیسات مکانیکی ساختمان شامل آرایهای از کاشیهای CLB است که در مجموعهای از ماتریسهای سوئیچ ترکیب شدهاند که توسط محیطی از IOB احاطه شدهاند. این دستگاهها فقط از ً (/)، () ()، : () () () /() -().
>فلاپ را در یک شیفت رجیستر کوتاه کند و باعث شود که رجیستر به اشتباه جابه جا شود. در فرکانسهای ساعت بالا (دورههای ساعت کوتاهتر)، اثر چولگی مهمتر است، زیرا نشاندهنده کسری بزرگتر از زمان چرخه ساعت است. درختان ساعت بافر معمولاً برای به حداقل رساندن انحراف ساعت در FPGA ها استفاده می شوند. Xilinx DLL های تمام دیجیتالی را برای همگام سازی ساعت یا مدیریت در تحلیل ساختمان پرسرعت ارائه می دهد. DLL ها تأخیر توزیع ساعت را حذف می-کنند و ضرب کننده های فرکانس را ارائه می دهند.
دستگاه های اسپارتان II برای کاربردهایی مانند پیاده سازی منطق چسبی سیستم جزوه تحلیل ساختمان ویدیو و منطق چسبی مودم ISDN مناسب هستند. ویژگی های دستگاه در جدول 8.7 خلاصه شده است و تکامل فناوری در سری اسپارتان در داده های جدول 9.7 مشهود است.
معماری کاشی کاری سطح بالایی دستگاه اسپارتان II ، که در شکل 28.7 نشان داده شده است، ساختار سازمانی جدیدی از قطعات Xilinx را نشان می دهد. هر یک از چهار ربع CLB توسط یک DLL پشتیبانی می شود و توسط یک بلوک 4096 بیتی احاطه شده است. RAM، و حاشیه تراشه با IOB پوشانده شده است.
هر CLB شامل چهار سلول منطقی است که به صورت یک جفت برش سازماندهی شده اند. هر سلول منطقی، که در شکل 29.7 نشان داده شده است، دارای یک جدول جستجوی چهار ورودی، منطق رقم نقلی و کنترل، و یک فلیپ فلاپ نوع D است. CLB حاوی منطق اضافی برای پیکربندی توابع پنج یا شش ورودی است. خانواده قطعات اسپارتان II انعطاف پذیری و ظرفیت یک RAM بلوک روی تراشه را فراهم می کند. علاوه بر این، هر جدول جستجو را می-توان به جزوه تحلیل ساختمان یک RAM 16 ×1 (توزیع شده)، و جفت جداول جستجو در ×* () -() -() () (ً ) /(ً )
فهرست مطالب